Verilog关键词的条件语句实例详解（verilog genvar关键字）速看

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文章摘要

本文主要介绍了Verilog语言中的**if**语句及其在选择器条件语句中的应用。**if**语句用于根据条件判断执行相应的语句，其基本语法结构为： ```verilogif (condition1) true_statement1 ;else if (condition2) true_statement2 ;else default_statement ;``` 条件语句可用于实现多路选择器功能，例如实现一个4路选择器。代码示例如下： ```verilogmodule mux4to1( input [1:0] sel, input [1:0] p0, input [1:0] p1, input [1:0] p2, input [1:0] p3, output [1:0] sout)); reg [1:0] sout_t; always @(*) begin if (sel==2'b00) sout_t=p0; else if (sel==2'b01) sout_t=p1; else if (sel==2'b10) sout_t=p2; else sout_t=p3; end assign sout=sout_t;endmodule``` 文中还强调了规范使用**begin**和**end**的关键字以避免条件语句歧义的问题。例如，以下代码： ```verilogif(en) if(sel==2'b1) sout=p1s; else sout=p0;``` 由于缺少**begin**和**end**，可能引起语义歧义，而规范化后则无歧义： ```verilogif(en) begin if(sel==2'b1) begin sout=p1s; end else begin sout=p0; endend``` 总结来看，**if**语句是Verilog语言中实现选择器条件语句的核心工具，需规范使用**begin**和**end**以确保代码正确性。

目录关键词：if，选择器条件语句

条件（if）语句用于控制执行语句要根据条件判断来确定是否执行。

条件语句用关键字 if 和 else 来声明，条件表达式必须在圆括号中。

条件语句使用结构说明如下：

if (condition1) true_statement1 ;
else if (condition2) true_statement2 ;
else if (condition3) true_statement3 ;
else default_statement ;

if 语句执行时，如果 condition1 为真，则执行 true_statement1 ；如果 condition1 为假，condition2 为真，则执行 true_statement2；依次类推。else if 与 else 结构可以省略，即可以只有一个 if 条件判断和一组执行语句 ture_statement1 就可以构成一个执行过程。else if 可以叠加多个，不仅限于 1 或 2 个。ture_statement1 等执行语句可以是一条语句，也可以是多条。如果是多条执行语句，则需要用 begin 与 end 关键字进行说明。

下面代码实现了一个 4 路选择器的功能。

module mux4to1(
input [1:0] sel ,
input [1:0] p0 ,
input [1:0] p1 ,
input [1:0] p2 ,
input [1:0] p3 ,
output [1:0] sout);
reg [1:0] sout_t ;
always @(*) begin
if (sel==2’b00)
sout_t=p0 ;
else if (sel==2’b01)
sout_t=p1 ;
else if (sel==2’b10)
sout_t=p2 ;
else
sout_t=p3 ;
end
assign sout=sout_t ;

endmodule

testbench 代码如下：

`timescale 1ns/1ns
module test ;
reg [1:0] sel ;
wire [1:0] sout ;
initial begin
sel=0 ;
#10 sel=3 ;
#10 sel=1 ;
#10 sel=0 ;
#10 sel=2 ;
end
mux4to1 u_mux4to1 (
.sel (sel),
.p0 (2’b00), //path0 are assigned to 0
.p1 (2’b01), //path1 are assigned to 1
.p2 (2’b10), //path2 are assigned to 2
.p3 (2’b11), //path3 are assigned to 3
.sout (sout));
//finish the simulation
always begin
#100;
if ($time >=1000) $finish ;
end
endmodule

仿真结果如下。

由图可知，输出信号与选择信号、输入信号的状态是相匹配的。